ARM-CPU的数字逻辑综合策略和实现培训课程 |
 课程目标 |
通过本课程的学习，使学员在掌握数字集成电路设计的基本要领，熟悉操作系统和硬件描述语言HDL,熟练使用逻辑综合仿真工具和仿真工具，并学会IC设计公司的团队分工与合作，相当于一年以上的数字电路设计水平和经验。 |
| 培养对象 |
1.理工科背景，有志于数字集成电路设计工作的学生和转行人员；
2.需要充电，提升技术水平和熟悉设计流程的在职人员；
3.集成电路设计企业的员工内训。
★ 可以通过培训快速进去进入IC行业的专业：
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| 就业服务 |
面试笔试题详细讲解
简历打磨
模拟面试
公司内部推荐（部分公司直接安排面试）,秉承16年积累的企业客户合作人脉，2000多家企业和曙海建立了长期人才合作关系，若企业有用人需求，我们可以直接内推。
未来职业规划 |
| 授课方式 |
在线直播授课+服务器登录实训，也可以线下现场培训。
督导老师每天跟踪学习情况，充分调动你的学习激情。
每天有资深的IC老司机带着你学习做项目，
你唯一需要保障的只是时间和坚持。 |
| 教学优势 |
曙海教育的数字集成电路设计课程培养了大批受企业欢迎的工程师。大批企业和曙海
建立了良好的合作关系。曙海教育的数字集成电路设计课程在业内有着响亮的知名度。
本课程，秉承16年积累的教学品质，以IC项目实现为导向,老师将会与您分享数字芯片设计的全流程以及Synopsy和Cadence公司EDA工具的综合使用经验、技巧。
本课程，以实战贯穿始终，让您绝对受益匪浅！ |
| 入学要求 |
学员学习本课程应具备下列基础知识：
◆电路系统的基本概念。 |
| 上课时间 |
| 近开课时间：2024年11月30日......(欢迎您垂询，视教育质量为生命！) |
| 质量保障 |
☆注重质量
☆边讲边练
☆合格学员免费推荐工作
专注高端培训17年，曙海提供的课程得到本行业的广泛认可，学员的能力
得到大家的认同，受到用人单位的广泛赞誉。 |
| 师资团队 |
【赵老师】
大规模集成电路设计专家，10多年超大规模电路SOC芯片设计和版图设计经验，参与过DSP、GPU、DTV、WIFI、手机芯片、物联网芯片等芯片的研发。精通CMOS工艺流程、版图设计和布局布线，精通SOC芯片
设计和版图设计的各种EDA工具（如：DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura），具有丰富的SOC芯片设计、验证、DFT、PD、流片经验。
熟练掌握版图设计规则并进行验证及修改；熟练掌握Unix/Linux操作系统；熟悉CMOS设计规则、物理设计以及芯片的生产流程与封装。
【王老师】
资深IC工程师，十几年集成电路IC设计经验，精通chip的规划、数字layout、analog layout和特殊电路layout。先后主持和参与了近三百颗CHIP的设计与版图Layout工作,含MCU芯片、DSP芯片、LED芯片、视频芯片、GPU芯片、通信芯片、LCD芯片、网络芯片、手机芯片等等。
从事过DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多种制程analog&digital的电路IC设计，
熟练掌握1.8V，3.3V,5V,18V,25V，40V等各种高低压混合电路的IC设计。
【张老师】
从事数字集成电路设计10余年，精通CMOS工艺流程、版图设计和布局布线，精通VERILOG,VHDL语言，
擅长芯片前端设计和复杂项目实施的规划管理，其领导开发的芯片已成功应用于数个国际知名芯片厂商之产品中。丰富的芯片开发经验，对于现今主流工艺下的同步数字芯片设计技术和流程有良好把握。长期专注于内存控制器等产品的研发，拥有数颗规模超过百万门的数字芯片成功流片经验.
★更多师资力量请见曙海师资团队。 |
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◆ 本课程实战演练使用Synopsys公司的DC,PT等工具，
和Cadence公司的Encounter,Virtuoso等工具，多工具联合从头至尾强化练习整个芯片的生成过程，强调实战，实战，还是实战！
◆ 免费、无保留赠送，教学过程中使用的Synopsys公司和Cadence公司的全套工具和安装方法，而且还赠送已经在VMware Linux下安装好的Synopsys公司和Cadence公司的全套工具（这套工具非常珍贵，费了老师很多心血才全部安装好），让您随时随地，打开电脑就能进行芯片的设计和练习！
◆ 赠送每个工具用到的流片厂工艺库和技术文件。
◆ 企业化项目管理方案。
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| 质量保障 |
1、培训过程中，如有部分内容理解不透或消化不好，可免费在以后培训班中重听；
2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
3、培训合格学员可享受免费推荐就业机会。 |
| ARM-CPU的数字逻辑综合策略和实现培训课程 |
第一阶段 |
在完成RTL设计之后需要对设计进行逻辑优化及mapping成gate level netlist，我们将这个过程叫做逻辑综合。基于Synopsys公司的Design Compiler对给定的RTL如何综合出一版timing，congestion area，power优的netlist，可以使用哪些优化的手段，是我们这门课程中主要讲解的部分。
本课程不仅仅介绍主流的数字逻辑综合工具，还结合当前先进的28nm工艺节点，并使用被广泛采用的嵌入式CPU的工程项目，提升学生的IC设计实践技能。同时如何提高跟后端工具的correlation，保证前后端看到的timing 具有很好的相关性，也会在本课程中详细讲述。
课程亮点：
主流的数字逻辑综合EDA工具
先进的28nm CMOS工艺节点
广泛使用的嵌入式CPU工程项目
以模拟公司项目的方式授课，每次配套上机练习，帮助学员熟悉综合的流程，对每个环节，特别是对综合每个步骤需要掌握的知识点。进行详细解说，终使学员能独立完成每次的练习，后完成整个项目。
通过此课程，使学员们熟悉逻辑综合的过程，并以具体的实例，获得一次从RTL-NETLIST的规范的工业化的设计经验，相当于获得了一次数字IC设计公司的前端实习经历。
通过详细的项目实践指导，参加完整个课程之后，能够通过数字IC工程师的招聘。
序号 |
课程内容 |
1 |
主流的数字逻辑综合工具和流程 |
2
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设计和工艺数据：先进的28nm CMOS工艺
加载RTL 设计与逻辑库
加载物理技术和设计数据
Physical and layout library(Milkway)
Technology File
TLUPlus
Floorplan data |
Lab 1 |
逻辑综合基本流程 |
3
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设计和工艺库对象
列出不同的设计和库的object
创建包含指定对象和类型的collection |
4 |
时序约束
为时序分析提供约束文件
Create_clock及clock的属性
Set_input_delay
Set_output_delay
创建和执行约束文件 |
Lab 3 |
时序分析 |
5 |
环境属性
设置Driver & Transition
设置Load
PVT & Corner
Net delay的建模(WLM) |
Lab 4 |
环境属性 |
6 |
综合优化方法
Boundary Optimization
Auto ungroup
Adaptive retime and register retime
Path group
MCMM |
Lab 5 |
综合技术 |
7 |
时序分析
Report_timing
Report_constraint |
8 |
约束选项
占空比不为50%的clock
多个外部输入输出路径
外部电路下降沿有效输入输出
External inputs/outputs with non-default latencies |
Lab 7 |
附加约束选项 |
9 |
多时钟和例外
多路同步时钟
源自于时序逻辑的时钟
互斥的同步时钟
异步时钟
多周期时序 |
Lab 8 |
多时钟和时序异常 |
10 |
Congestion分析和优化
应用拥塞分析建立命令
以图形化方式分析拥塞
执行建议的拥塞消除方法流程 |
11 |
综合数据输出
嵌入式CPU的数字逻辑综合策略和实现 |
12 |
低功耗设计
Clock gating
Self-gating
UPF |
13 |
Hierarchy 设计
Bottom Up Flow
Top Down Flow
Abstract Model |
14 |
Multibit 设计
Setting
RTL Bus Flow
Placement Aware Flow |
15 |
综合技术总结 |
实验：包括实验手册和实验数据
随堂实验课程，每个实验，至少安排2个课时
Lab1：逻辑综合基本流程
Lab3：时序分析
Lab4：环境属性
Lab5：综合技术
Lab7：附加约束选项
Lab8: 多时钟和时序异常
项目IP的设计流程
综合运用所学的逻辑综合的相关知识完成对ARM Cortex M4 design 的综合。
- M4 design WLM综合
- M4 topographical mode 综合
- M4 MCMM 综合
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合作伙伴与授权机构
shuhaipeixun
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总部李老师
