SOC/ASIC设计就业培训班 |
入学要求 |
学员学习本课程应具备下列基础知识:
◆ 有数字电路设计和硬件描述语言的基础或自学过相关课程。 |
教学优势 |
曙海教育的数字集成电路设计课程培养了大批受企业欢迎的工程师。大批企业和曙海
建立了良好的合作关系。曙海教育的数字集成电路设计课程在业内有着响亮的知名度。
本课程,秉承16年积累的教学品质,以IC项目实现为导向,老师将会与您分享数字芯片设计的全流程以及Synopsy和Cadence公司EDA工具的综合使用经验、技巧。
本课程,以实战贯穿始终,让您绝对受益匪浅! |
培养对象 |
1.理工科背景,有志于数字集成电路设计工作的学生和转行人员;
2.需要充电,提升技术水平和熟悉设计流程的在职人员;
3.集成电路设计企业的员工内训。
★ 可以通过培训快速进去进入IC行业的专业:
|
|
就业服务 |
面试笔试题详细讲解
简历打磨
模拟面试
公司内部推荐(部分公司直接安排面试)
未来职业规划 |
授课方式 |
在线直播授课+服务器登录实训,也可以线下现场培训。
督导老师每天跟踪学习情况,充分调动你的学习激情。
每天有资深的IC老司机带着你学习做项目,
你唯一需要保障的只是时间和坚持。 |
上课时间 |
近开课时间:2024年10月28日......(欢迎您垂询,视教育质量为生命!) |
学费(学费包含服务器使用费,该服务器已经包含芯片设计软件、工艺技术库和项目案例) |
★学费包含服务器使用费,该服务器已经包含芯片设计软件、工艺技术库和项目案例 |
免费颁发相关工程师等资格证书 |
☆注重质量
☆边讲边练
专注高端培训16年,曙海提供的证书得到本行业的广泛认可,学员的能力
得到大家的认同,受到用人单位的广泛赞誉。 |
师资团队 |
【赵老师】
大规模集成电路设计专家,10多年超大规模电路SOC芯片设计和版图设计经验,参与过DSP、GPU、DTV、WIFI、手机芯片、物联网芯片等芯片的研发。精通CMOS工艺流程、版图设计和布局布线,精通SOC芯片
设计和版图设计的各种EDA工具(如:DC/Prime Time/Encounter/Virtuoso/Calibre/Dracula/Assura),具有丰富的SOC芯片设计、验证、DFT、PD、流片经验。
熟练掌握版图设计规则并进行验证及修改;熟练掌握Unix/Linux操作系统;熟悉CMOS设计规则、物理设计以及芯片的生产流程与封装。
【王老师】
资深IC工程师,十几年集成电路IC设计经验,精通chip的规划、数字layout、analog layout和特殊电路layout。先后主持和参与了近三百颗CHIP的设计与版图Layout工作,含MCU芯片、DSP芯片、LED芯片、视频芯片、GPU芯片、通信芯片、LCD芯片、网络芯片、手机芯片等等。
从事过DAC、ADC、RF、OP、PLL、PLA、LNA、ESD、ROM、RAM等多种制程analog&digital的电路IC设计,
熟练掌握1.8V,3.3V,5V,18V,25V,40V等各种高低压混合电路的IC设计。
【张老师】
从事数字集成电路设计10余年,精通CMOS工艺流程、版图设计和布局布线,精通VERILOG,VHDL语言,
擅长芯片前端、后端设计和复杂项目实施的规划管理,其领导开发的芯片已成功应用于数个国际知名芯片厂商之产品中。丰富的芯片开发经验,对于现今主流工艺下的同步数字芯片设计技术和流程有良好把握。长期专注于内存控制器等产品的研发,拥有数颗规模超过百万门的数字芯片成功流片经验.
★更多师资力量请见曙海师资团队。 |
|
◆ 本课程实战演练使用Synopsys公司的DC,PT等工具,
和Cadence公司的Encounter,Virtuoso等工具,多工具联合从头至尾强化练习整个芯片的生成过程,强调实战,实战,还是实战!
◆ 免费、无保留赠送,教学过程中使用的Synopsys公司和Cadence公司的全套工具和安装方法,而且还赠送已经在VMware Linux下安装好的Synopsys公司和Cadence公司的全套工具(这套工具非常珍贵,费了老师很多心血才全部安装好),让您随时随地,打开电脑就能进行芯片的设计和练习!
◆ 赠送每个工具用到的流片厂工艺库和技术文件。
◆ 企业化项目管理方案。
|
|
质量保障 |
1、培训过程中,如有部分内容理解不透或消化不好,可免费在以后培训班中重听;
2、课程完成后,授课老师留给学员手机和Email,保障培训效果,免费提供半年的技术支持。
3、培训合格学员可享受免费推荐就业机会。 |
SOC/ASIC设计培训班 |
|
第一阶段 ASIC设计 |
1) 逻辑设计理论/ Verilog/ VHDL语言
2) 数字电路验证(verification平台建立/功能测试
3) 设计综合(synthesys)与扫描链测试(DFT)
4) 静态时序分(STA)
5) 数字电路前端设计实战(有两个实际芯片项目)
理论学习之外,以实际项目让学员接触设计,为此提供完整的免费的EDA软件安装服务,并有实际芯片案例,导师指导全程设计。
数字设计的理论部分具体内容如下:
一 逻辑设计理论/ Verilog/ VHDL语言
1 ) HDL 语言简介
Verilog 语言的产生发展 优势和特点
编译仿真的原理
Verilog/VHDL 语言各自现状及应用
2)verilog语法 (或者 VHDL语法 )
模块 时延的概念与应用
运算符及优先级
赋值的类型与适用
条件语句 循环语句
Initial always task function 说明语句及使用
行为级建模和可综合设计
3)数字系统设计
数据流的设计/控制 时序设计
状态机设计
二 verification平台建立/功能测试
1) 验证环节在ic设计流程中的位置,
2) RTL/网表/FPGA/testchip 的验证阶段
3) 验证计划
4) verification 的方法学 种类和适用设计
5) RTL verification testbench setup 激励文件生成
6) RTL语言和高级语言的混合验证平台建立
7) 数模混合设计验证方法学
三 设计综合(synthesys)与扫描链测试(DFT)
1)综合
综合的概念
综合库与工具介绍
综合的过程
约束/工作环境的设立
反标文件产生
优化设计
2)DFT
DFT 概念
scan chain/ BSD/BIST 概念与设计方法
DFT 的测试原理/测试方法( D算法 向量产生与仿真)
BSD 基本单元和JTAG测试
四 静态时序分(STA)
1)静态时序分析概念
2)数据延迟 setup /hold 的分析
3)时钟结构 跨时钟/多时钟条件
4)端口约束/工作环境设定
5)工作条件/工艺条件 对延迟的影响
6)关键路径与设计优化
7)报告分析
五 实践项目部分
项目一: RTL coding
中断管理状态机设计
验证平台设计和使用
测试向量设计
验证工具的使用
debug 调试
项目二: 基础通信协议
方案设计
RTL coding
通信算法的运用
CPU控制
FIFO设计与实现
验证平台设计和使用
测试向量设计
验证工具的使用
debug 调试
电路综合和DFT
静态时序分析 |
第二阶段 SOC |
1.架构及设计流程
2.CPU核
1)指令
2)中断和异常
3)数据缓冲和指令缓冲
4)内部数据ram和指令RAM
3.AMBA总线
4.外设
1)SRAM
2)DRAM
3)IO
4)DMA
5.项目实战
设计ARM
|